穩定可靠的I2C通信的設計計算

　　圖3 集電極開路拓撲和等效電路

    對于Microchip的I2C EEPROM器件，規定在IOL為3mA時，VOL最大為0.4V，其他制造商的器件的范圍與其相似。

    公式1：允許總線電壓拉低的最小上拉電阻。

　　如果總線上有多個器件，最小Rp由灌電流最低的器件決定。

    總線總電容（CBUS）

    在SCL和SDA線上，所有引腳、連接、PCB走線和導線都會引入電容。這些電容結合在一起稱為總線電容，對于長走線和長連接來說，總線電容可能很大。集電極開路拓撲需要外部電阻才能在總線釋放時拉高線的電平。上拉電阻（與總線電容耦合）具有一個RC時間常數，該常數限制了上升時間。隨著時鐘頻率的增加，該常數愈發重要，因為需要更少的時間升高線的電平。如果所選電阻值過高，線的電平在下一次拉低之前可能無法上升到邏輯高電平。對于一條總線上具有多個器件的設計（通常具有較大的總線電容）來說，這是重要的考慮因素。

    總線電容可通過PCB走線長度和引腳分布電容計算，也可以使用電容探頭或智能鑷子量表進行測量。如果不能準確計算或測量總線電容，應高估最壞情況讀數以提供安全的最大電阻值。

    公式2是用于確定充電電容負載兩端電壓（與時間成函數關系）的一般公式。這可以計算在特定上拉電阻和總線電容下，總線電壓上升到特定值所需的時間。

    公式2：通過電阻對電容進行充電的一般公式。

　　重新排列

    之后，我們可計算電壓上升至VIL的時間（T1）、上升至VIH的時間（T2）以及精確計算這兩個電平之間的時間（TR），如圖4所示。由于VIL和VIH都是由Vdd產生的，因此該公式與電源電壓無關，因為Vdd項已抵消。

　　圖4 邏輯低電平轉換為邏輯高電平的充電時間

    求解

　　求解

    各種工作電壓的最大上升時間由I2C標準指定，并通過上拉電阻確定。根據該時間和總線電容，我們可以計算允許的最大上拉電阻（Rp）。當電壓為5V，時鐘頻率為400kHz時，給定總線電容CBUS為100pF，則規定的最大上升時間（TR）為300ns。

公式3：符合I2C上升時間標準的最小上拉電阻。

　　高電平總輸入電流（IIH）

    即使沒有器件拉低線的電平，線仍處于邏輯高電平時，電流仍會繼續流過上拉電阻。該電流由總線上器件的數字輸入的泄漏產生，也可能是質量較差的PCB材料以及焊接殘留物所導致。其中一些因素是無法預見的，但采用高質量材料和良好的制造工藝時，輸入引腳泄漏是主要原因。

    根據圖2，沒有器件拉低總線電平時，線的電平需要高于VIH才能被視為邏輯高電平。泄漏電流會限制Rp的最大值，這樣其兩端的電壓降不會阻止線的電平被拉高至VIH以上。對于VIH規范，還應謹慎留出一些保護裕量，以防止噪聲尖峰將電壓拉低至VIH電平以下。要在高噪聲環境下穩定工作，I2C規范建議采用0.2 Vdd作為高出VIH的適當裕量。

    公式4：邏輯高輸入電平上的額外裕量。

    通常會在器件的數據手冊中給出數字輸入的泄漏電流，對于Microchip的I2C EEPROM器件，最大輸入泄漏電流（IlIEE）為1μA。組成系統的最少元件是單片機I2C主器件和I2C從器件。對于本例，采用一個輸入泄漏電流（IlIMCU）為1μA的單片機和四個I2C EEPROM器件，允許100%裕量，IIH為10μA。

    公式5：已定義總線的引腳泄漏產生的泄漏電流。

　　應用歐姆定律，我們可以確定符合這些規范的Rp最大值。

    公式6：確保邏輯高電平的最小上拉電阻值。