Cadence新設計流程把良率問題風險降至最低

　　Cadence設計系統公司近日宣布，已開創出具有平版印刷意識的設計流程，并定義了一個把分辨率增強技術(RET)和物理設計與驗證相聯系的界面。Cadence與Brion Technologies和Clear Shape Technologies合作開發了該流程，用以解決日益嚴峻的由光刻引發的良率問題和掩模設計挑戰。

　　設計團隊現在可以在設計、實現和制造（包括把自動化版圖優化與設計階段的高級可制造性模型結合）的整個流程中使用同樣的模型。該Cadence®界面可用于Cadence Encounter® 數字IC設計平臺，也可用于第三方開發的可制造性設計（DFM）技術。

　　“為達到我們開發出一個具有平版印刷意識的設計和實現流程以應對65納米及以下工藝挑戰的遠景和計劃， 我們定義了一個界面，把內部及外部平版印刷建模和驗證技術與我們的設計和實現方案相聯系，” Cadence全球副總裁Wei-Jin Dai說，“該設計流程是為設計前沿的65、45及32納米制程和開發具有平版印刷意識的DFM流程的客戶所準備的�！�

　　Clear Shape開發了用于快速精確的系統性、全芯片、基于模型的制造性形狀分析，來解決災難性和參數變化問題的DFM技術。Brion Technologies充分利用其計算平版印刷技術，開發出精確、快速、全芯片光學鄰近修正 (OPC) 和OPC驗證解決方案。通過把兩公司任一方的技術和包含使用新定義界面的Cadence Chip Optimizer 的Cadence Encounter®數字IC設計平臺相結合，Cadence為客戶提供了集成平版印刷建模、設計實現和版圖優化的流程。該協作使集成器件制造商和無生產線半導體企業能識別并消除光刻熱點、并在保持設計和電學意圖的同時優化Manhattan和X設計以獲得更好良率。

　　“在我們實現高級工藝流程時，我們看到平版印刷對設計的影響越來越嚴重，”NEC工藝技術部門Shuichi Inoue說，“作為Brion和Cadence的共同客戶，我們很高興看到這種合作，能帶來具有平版印刷意識的設計流程，使掩模制作和制造階段很好地關聯起來。NEC電子將推動這種合作并提供需求和方向�！�

　　“Cadence與Brion合作了數月以定義一個具平版印刷的設計流程，使我們共同的客戶把signoff質量OPC與OPC驗證和設計階段版圖優化相關聯，” Brion Technologies營銷與業務拓展高級副總裁Shauh-Teh Juang博士Shauh-Teh Juang說，“排名前15家的半導體制造商已有12家在使用Brion技術，用于OPC和OPC驗證。此技術可以最小化成本高昂的良率問題的風險，我們看到了對這種流程的需求�！�

　　“我們很高興能與Cadence合作，” Clear Shape Technologies的首席執行官Atul Sharan說，“在90納米以下工藝中，業界需要從基于理想的GDSII的設計轉到真正的硅精確性設計。Clear Shape已開發出獨特的技術，以一種OPC和RET工具未知的方式得到快速精確的硅預測。我們的目標是把分析和計算系統性差異的DFM解決方案帶給設計者。把我們的技術與Cadence廣泛使用的物理設計和驗證平臺相集合，為設計者提供了一個可在設計和制造間架起橋梁的插件式解決方案。

　　“新的具平版印刷意識的設計流程將允許ATI把可制造性與設計實現連接，為我們強大的DFM策略提供了的一個重要元素，”ATI公司工程部副總裁Greg Buchner說，“通過利用Cadence Chip Optimizer自動修正由Clear Shape的 InShape工具精確預測出的物理設計階段中的熱點，我們能夠防止昂貴和費時的在出帶后甚至在硅階段檢測光刻問題的反復。我們為這種合作所鼓舞，并希望看到更多公司的合作，以解決更廣泛的業界難題�！�